学习笔记,FPGA噪声困扰

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前面几篇博客已经讲到了关于0V772伍的相关驱动难题,那么OV77二5驱动成功之后,设定OV77二伍出口CRUISERGB5陆伍格式,那么对于640x480x1陆,那么壹旦选取FIFO,应该设置为位宽16bit,存款和储蓄深度为30万,不过如此是不具体的。所以选取储存深度更大的SDRAM来贯彻多少的缓存。


  要么对于SDRAM的上学材质,小编列举以下几篇文书档案供我们学习。

 

 
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在FPGA高速AD采集铺排中,PCB布线差会发出苦恼。前天笔者为咱们介绍一些布线化解方案。

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一、复信号线的等长

  当然还有此前各位大神写的博客,都能够开始展览参考,那里不壹1列举。

以SDRAM或然DD奥迪Q伍II为例,数据线,命令线,地址线以及石英钟线最佳等长,相对误差不要超越500mil。

  本篇博客先全部介绍SDRAM,以及SDRAM的基本点知识点。

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  1.基础知识

上海教室是FPGA与SDRAM布线,石英钟频率设定为125M,为了等长能够走蛇形线。

  SDRAM(synchronous dynamic random access
memory),同步动态随机存款和储蓄器。同步也正是与CPU前端总线的系统石英钟频率相同,并且在那之中命令的殡葬与数码的传输都以以它为条件。动态是SDRAM是电容阵列,要求不断的充放电,不断刷新数据保险数据不丢掉,所以SDRAM有个根本参数,正是刷新频率。

蛇形走线固然能够成功走线等长,但同时也占有越来越多的PCB面积。蛇形线未有所谓滤波或抗困扰的力量,只或者下挫时域信号质量,所以只作时序匹配之用而无别的指标。

 
我们能够把SDRAM想象成多少个表格,若要写入某一个单元,则需钦赐行地址和列地址,如下图2一.1所示,整个由行列组成的块,称之为L-Bank,大部分的SDRAM都以依照陆个L-Bank设计的,也便是有四张这样的报表。寻址流程,先是钦赐L-Bank的地点,再展开内定行地址,然后再内定列地址寻址单元,当中每一种单元可以放置8/16/三10人的数据。

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DD奇骏II线路等长安插,最右侧的弧度较大的走线为差分的机械钟线,时钟线质量需求是比较高的。

 
小编常用的是hynix(海思)的SDRAM芯片,如下图。基于hynix的其余任何型号操作时序都是同样的,只可是存款和储蓄体积改变。石英钟频率以及别的参数改变,这些今后会聊到到。

布线是惨痛的,也是累赘的,布不通时须要再行布线,不嫌麻烦的品尝,才能做出更好的意义。

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2、电源芯片的挑三拣4

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洋洋高速AD地方,开关电源并不适合,因为开关电源带来许多毛刺。大部分摘取线性稳压电源。小编以ASM11壹七为例为大家介绍电源芯片中电容的行使。

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由上海体育场合能够见到,有四个分区,每叁个分区是由行和列激活能量信号,并由此行和列的预解码完毕行和列的锁定,当中地点缓存器赋予地方寄存器,用来发出游和列的预解码,以及情势寄存器,情势寄存器用来决定写入的艺术。状态机部分是爆发控制逻辑,作用和仲裁器一样,SDRAM的履行其实也是利用了DMA的规律,CPU只需给仲裁逻辑发送相应的授命,会将数据从一个地方搬运到另3个地点。

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所以整个SDRAM部分,应该包含逻辑控制单元,地址寄存器,数据寄存器,在时序控制中,还有三个指令解码器,CPU正是透过那个通道来落到实处命令的交互,来操作内部存储器条的。SDRAM中还有格局寄存器,那些决定SDRAM是或不是能够读写操作的高下。

5V电源输入端,应加容值较大的钽电容也许电解电容滤除电源的低频噪声,加拾四(0.一uF)瓷片电容滤除高频噪声。电源走线应适当加宽。

二. PCB设计注意事项

在PCB布线时,也应该在五V走线的后面加容值较大的电容。

 
SDRAM在创立PCB时,为了保证在高频下符合规律工作,首先应该处理好电源引脚的退耦电容,退耦电容的layout与FPGA电源引脚一样,在PCB设计时尽量的濒临电源引脚,以最大限度地滤除纹波,进步SDRAM驱动电源的质量。

以ASM1117-三.三降压为例,如下图:

 
SDRAM挂钟非能量信号:由于SDRAM的工作频率较高,为防止传输效应,同时防止对别的非能量信号产生苦恼,在挂钟线的布线时应尽量使用地线隔绝,裁减PCB上边的走线长度。

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SDRAM控制能量信号:由于是快捷并行操作,控制线在layout时尽量地等长,以最大限度地有限支撑时序连续信号的同步性。

如上图,11一七的三.三输出走线往下走,那么电容CP五放在壹旁是尚未任何功用的,日常那种电容是10四瓷片电容,那么些电容的容值是多个格外好的容值,在电源滤波中效果非凡好。

 
若是对SDRAM的机械钟,时序供给比较高,则在根本的控制线上边,加3三Ω电阻来化解苦恼。那个首假使下降实信号边沿的跳变速率。

那便是说该怎么样布局?

  SDRAM尽也许地远离电源,晶振,用户接口等干扰比较大的电路模块

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  SDRAM走线即便未有严刻的走等长线,只要走线不是太长,都尚未太大关系。

如上图,此种布局,CP28以及
CP⑩放置,电容应当放在电源走线路径上。注意电容不能够离芯片引脚太远,电容有滤波半径,超出某1限制,电容将起不到滤波效果。

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FPGA电源布线,依照连年布线经验以及产品稳定,我为大家推荐以下方案:

  
上海体育场所是小编平常接纳的1种方案,个中引脚1五和1九假使不采纳掩模处理的话,能够壹直接地。

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以QFP封装的FPGA为例,有两种电源,壹.2V,2.五V,三.三V。布线时最棒如上海体育场面效果,电源线之间最佳隔绝距离,FPGA电源引脚要参预十四电容。

更加多详细的资料下载能够登录作者百度网盘:

三、有源晶振布线

网址:http://pan.baidu.com/s/1bnwLaqF

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密码:fgtb

规律图设计如上,挂钟输出端串入100~330欧姆的电阻,幸免阻抗不匹配时机械钟功率信号反射叠加。

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有源晶振电源端加入拾三、10四、10⑤三种瓷片电容滤波,幸免电源噪声和时钟之间的串扰。

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PCB布线时,上述功效时很不佳的。晶振下边不应布线,电源走线应远离机械钟线布线,并且中间加宽地线耦合,幸免困扰。

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如上航海用体育场合布线,电源线避开时钟线,中间投入粗地线,注意有个别地线不必要手动连接,放置地过孔,在铺铜(地网络)时,会活动进入。

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此种格局放置电容亦使得。

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  作者:杭州卿萃科学和技术ALIFPGA 

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