SDK开发嵌入式应用程序葡萄娱乐场,VIVADO下的Microblaze系统搭建

 最近,xilinx的zynq体系FPGA炒的炎热,SOC成为FPGA发展的必然趋势。可知全体机能均用硬件描述语言设计是不得法的。硬件逻辑独有的并行性使其在实时处理和并行算法中占尽优势,但当执行串行操作时却必要动用笨重的事态机来完毕。因而,要贯彻对实时性供给不高的串行操作,对各个IP核的一体化控制调度,亦恐怕飞快移植软件协议栈时,利用FPGA内部CPU是个比较好的抉择。

Zedboard(二)使用Vivado+SDK开发嵌入式应用程序——实例一,zedboardvivado

  本次介绍用Vivado创设Zedboard开发板的硬件平台+SDK开发应用程序(Zedboard裸机开发)

进度如下:

① 、运维Vivado,建立新工程

  钦点好工程路径,下一步,选拔宝马7系TL Project,勾选“Do not specify sources
at this time”(先不添加源文件和引脚约束)

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  接下去选取相应的开发板,勾选Board,选拔Zedboard XXXX

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  最终的界面显示了新建筑工程程的连带音讯:

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  点击finish完成。

贰 、添加处理器zynq-九千(IP)内核

  点击左侧菜单栏Flow Navigator->IP Intergrstor->Create Block
Design

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  填上名字,选好所在文件夹(其实正是下图的Sources)

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  点击开发界面中的Add IP的加号,通过输加入关贸总协定组织键词来查找要求丰硕的IP核

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  选中IP核后,系统会以图形界面包车型地铁款式把IP核呈现出来:

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  点击上海体育场面墨葱青条带中的Run Block Automation

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  勾选apply board
preset,将以此IP核相关的输入/输出信号映射到芯片具体的引脚上,并加上须求的自律。

  点击OK按钮后开发银行自动化,实现后结果如下图:

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  通过双击图中的IP核(图案会成为土红)能够改变其里面布署。

  默许状态下使能了M_AXI_GP0,能够将PL部分带AXI从接口的IP连接到PS实行支配。那里大家权且不用到PL部分,所以把其禁止使用,不然验证安马上会报错。双击方块,见下图

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  完结布署后,右击图案,选择“Validate Design”实行平整检查。

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  要是没错误则产出以下提醒:

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  接下去是生成输出文件并封装成HDL形式

  为上述添加的模块生成相关的总结、达成及假冒伪造低劣文件,点击Flow
Navigator->IP Intergrstor->Generator Block Design

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  生成输出文件后,将其封装成顶层HDL文件,Source窗口右击core(添加的IP核名字),选用Create
HDL  Wrapper

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  实现后,Source窗口多了一个HDL文件Core_wrapper.v

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  至此,大家实现了四个IP核的中间设计并将其封装成基本的HDL情势(能够作为二个模块被别的设计调用),接下去就足以进行ENCORETL分析、综合、达成和转移硬件比特流文件

  下一步,大家将转移比特流文件:

  左侧导航栏Flow Navigator->Program and Debug->Generate
Bitstream,假设之前从未进行综合和落到实处,则系统会唤起是还是不是开展,点击yes即可。

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三 、使用SDK完毕软件开发

  在上一步中大家曾经到位了总计机硬件架构的规划,假诺此时将比特流文件下载到ZYNQ-8000芯片内部,则此时的芯片将是一款用户自身定制的总括机,但它还贫乏软件程序。

  这一节,我们将硬件平台音讯导入到SDK 

  打开工程core,选用IMPLEMENTATION(这一步是必须的,不然后边会报错)

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  接着File->Exprot->Exprot Hardware for
SDK,将硬件平台新闻、硬件比特文件全部导入SDK平台并打开SDK软件(打开后SDK的system.hdf正是)

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  注意勾选参与比特流文件

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  生成完成好,大家就做到了硬件平台的营造,下一步正是进入SDK实行利用软件开发了。

  File->Launch SDK,SDK初始运营。

  左边栏能够看看硬件平台信息已经被导入。

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  下一步是开创BSP(板级驱动包)和Application Project(应用程序)

  BSP是在硬件平台上运转程序必不可少的零件,在SDK中精选File->New->Board
Support Package

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  *裸机开发选standalone

  点击finish今后会产出新创制BSP的铺排音讯:

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  那里大家暗许配置即可,点OK

  接下去就是建立使用工程,在SDK中采纳File->New->Application
Project

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  命名和挑选音信,完成后点击Next,

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  选择Hello
World作为工程模板,Finish。那时左侧的工程浏览器就出现了正要建立的工程文件夹,下拉菜单src中找到helloworld.c,双击就能够编写制定了 

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  编辑好代码,点击保存葡萄娱乐场 27,然后编写翻译葡萄娱乐场 28

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   在console中查看编译报告,假使没有现身错误,则编写翻译成功。下一步就足以连接Zedboard实行板级调节和测试了。

 

④ 、进行板级调节和测试

  做到应用程序的编纂并编写翻译成功之后,下一步正是接连PC和Zedboard实行调剂。

  首先须求2根Micro-USB连接线,分别连接J14(UA奥迪Q5T)和J17(JTAG),如下图所示。  

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  那里稍微表达下J14和J17四个接口的机能:

    (1)J14是USB转UA牧马人T串口,在此处是用来输出板卡的音讯的(比如最简就是出口“Hello
World”语句,要三番五次那条线才能在SDK的Console中突显)

    (2)J17是USB-JTAG配置端口,用来布署板卡音信

  连接好线后,将跳帽JP7-11全勤接地(进入JTAG情势),如下图所示:

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  接通Zedboard电源,打开电源开关ON,通过PC的“设备管理器”,查看端口。

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  注意要甄别哪个COM端口是UALacrosseT的,后面要用到。

  回到SDK,右击工程lidar->Run As->Run configurations

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  双击Xilinx C/C++ application(GDB),出现“工程名
Debug”,选中后入选左边的STDIO Connection页

  勾选”connect STDIO
xxxx”,将Port下拉选中UACR-VT对应的COM号(比如自个儿的是COM4),上面是数值设置为115200,点击Apply然后Close

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  设置好现在,大家就足以起初板级调试了,点击菜单栏的葡萄娱乐场 35按钮进入Run模型(当然在上头你Apply之后一贯点Run也是平等的效益)

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   *如果是要一步一步调节和测试,则点击葡萄娱乐场 37按钮,进入Debug模式。

  *唯恐会唤起没有配置FPGA,跳过就好。

  通过Console就可以查阅输出了。

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   至此,1个简便的应用程序就做到了。

  回想一下,整个工艺流程下来包涵了以下多少个级次:

    1.搭建硬件平台(在vivado中开始展览)

    2.将硬件平台新闻(包罗比特流文件)导入SDK

    3.在SDK中树立驱动包和利用工程

    4.连接PC和开发板,进行板级调试

  

 

 

 

 

  

 

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此次介绍用Vivado营造Zedboard开发板的硬件平台+SDK开发应用程序(Zedboar…

   硬核CPU只在一定连串FPGA芯片中,品质当然没的说,占用的财富也11分少。但相比硬核,microblaze可移植性较强,品质供给不高的地方下或许13分灵活的。本文如故以经典的串口打字与印刷字符串“hello,world”为例,搭建基于microblaze的简短嵌入式系统。

   create block
design,添加microblaze软核后点击Run Block Automation。

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   那里权且不接纳DD中华V之类的缓存设备,利用片内Memory存款和储蓄代码,因而将Local
Memory体积增大。

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  点击OK后工具自动生成CPU系统所急需的兼具须要硬件模块,包罗:时钟管理单元,复位逻辑,调节和测试模块,microblaze
CPU,以及local memory。

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   双击clk_wiz_1模块,依据开发板对其进展示公布署。本例中开发板上选取200MHz差分晶振作为时钟源,做如下改变。

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   开发板上复位按键低电平有效,改为Active
low。葡萄娱乐场 43

   达成串口打字与印刷字符串功用,首先得有串口模块提供硬件支撑,添加uartlite
IP核。串口IP核同样可以依据要求重配置,那里保持暗中同意设置:Porter率9600,数据位是8bit,无校验位。

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   IP核添加并配置完结,同样运用工具自动连接。点击Run
Connection
Automation,选中全体可连日来选项。重新布局后嵌入式硬件系统结构如下:

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   点击左侧竖排工具栏中的Validate
Design,保险系统没有连接错误。

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  右击Source窗口中block
design名称,依次选中Generate Output Products和Generate HDL
Wrapper。前者生成可综合,布局布线的.v文件,后者爆发工程顶层封装。

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   需求留意的是,生成顶层文件时,能够选择顶层文件自动更新或手动编辑。当须求手动添加硬件模块到顶层文件时采取可手动编辑情势,那里保持暗中同意。

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   之后添加XDC文件,给出引脚号及电平标准即可。

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   此时与HDL设计流程同样,综合、布局布线和转变比特流。点击vivado界面上侧主选项栏File->Export->Export
Hardware。那里要选中Include
bitstream,不然SDK中不可能甄别硬件系统。最终点击File->Lanch
SDK运维软件开发工具,初始软件设计流程。建立第1个软件工程时会自动生成BSP包,也正是硬件系统中物理约束了的照射,之后可另行利用,照旧相比便利的。

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   打开HelloWorld工程中.c文件,个中有多个函数,其实是对串口一些操作的包裹。

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   那了为了便利观望气象,将串口打字与印刷函数放置在while循环中,使其总是打字与印刷字符串。保存后代码自动编写翻译。葡萄娱乐场 52

   选安徽中华工程公司具栏Xilinx Tools->Program
FPGA下载代码。此处在凡间接选举拔生成的HelloWorld.elf可执行文件,将硬件比特流和软件代码同时下载到FPGA中。

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  打开串口调节和测试帮手,设置好Porter率以及展现格式,能够见见不断打字与印刷“Hello
World”字符串。

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   本文搭建了依照Microblaze的最简便易行的嵌入式系统,对IP
Integrator和SDK环境有了启幕的认识。在持续的博文中,会愈加演讲自定义总线情势IP核的变通,调用以及与CPU之间的数目交互。